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Published August 12, 2026 ©

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Original Link

ESP32 dual-W5500 transparent Ethernet bridge

ESP32 dual-W5500 transparent Ethernet bridge

COMPONENTS Hardware components

WIZnet - W5500

x 1

PROJECT DESCRIPTION

Overview

This technical article presents a custom open-source dual-Ethernet bridge implementation utilizing an ESP32 microcontroller paired with two WIZnet W5500 SPI Ethernet controllers. By operating the W5500 modules in lower-level MACRAW mode, the firmware achieves transparent Layer 2 frame forwarding between two physically isolated Ethernet segments without altering packet headers. The implementation serves as a low-cost, lightweight hardware tap for network traffic analysis, packet inspection, and man-in-the-middle monitoring in industrial automation and IoT environments.


 

Project at a Glance

Parameter

Specification / Fact

Project Title

w5500-macraw-bridge

Developer / Author

felomousa

Repository URL

github.com/felomousa/w5500-macraw-bridge

Primary MCU

Espressif ESP32 (Dual-Core Tensilica LX6, 240 MHz)

Ethernet Chipset

WIZnet W5500 (2 Units in MACRAW Mode)

Host Interface

SPI Bus (Shared SCLK/MOSI/MISO, Dual CS/SCS)

Firmware Framework

ESP-IDF / C++ Native Implementation

Software License

Open Source (MIT License)

System Architecture

The architecture segregates the physical power delivery from high-speed Layer 2 packet transport. The ESP32 manages two distinct W5500 modules operating on a single SPI peripheral bus using separate Chip Select lines (CS1 and CS2).


 

+-----------------------------------------------------------------------------------+
|                                 POWER PATH                                        |
|  [ 5V / 3.3V Power Source ] ---> [ ESP32 VCC/GND ]                                |
|                            ---> [ W5500 #1 VCC/GND ]                              |
|                            ---> [ W5500 #2 VCC/GND ]                              |
+-----------------------------------------------------------------------------------+

+-----------------------------------------------------------------------------------+
|                                 DATA PATH (Layer 2)                               |
|                                                                                   |
|  [ Ethernet Segment A ]                                [ Ethernet Segment B ]    |
|           |                                                       |               |
|           v                                                       v               |
|    +--------------+                                        +--------------+       |
|    | W5500 #1     |                                        | W5500 #2     |       |
|    | (MACRAW S0)  |                                        | (MACRAW S0)  |       |
|    +--------------+                                        +--------------+       |
|           |                                                       |               |
|       (SPI CS1)                                               (SPI CS2)           |
|           |      +-----------------------------------------+      |               |
|           +----> | Shared SPI Bus (MOSI, MISO, SCLK)       | <----+               |
|                  | Controlled by ESP32 Core 0/1 DMA        |                        |
|                  +-----------------------------------------+                        |
+-----------------------------------------------------------------------------------+

Features

Full Layer 2 Transparency: Transmits untagged raw Ethernet frames (including MAC source/destination, VLAN tags, ARP, and Custom EtherTypes) without IP stack interference.
 
Dual W5500 MACRAW Operations: Bypasses internal Hardwired TCP/IP stack engines to operate purely as MAC-level raw frame transceivers.

 

Shared Bus Optimization: Uses a single SPI controller on ESP32 to interface both W5500 chips, minimizing GPIO consumption.
 
Zero-IP Footprint: The bridge does not require assigned IP addresses on either W5500 interface, making the device invisible to network scanners.
 
High-Throughput SPI Polling: Maximizes SPI bus transfer efficiency for minimum packet latency between Ethernet ports.
 

Role of W5500

Official Specs vs. Actual Implementation Parameters

While the WIZnet W5500 Official Datasheet outlines a full TCP/IP hardware stack, this project reconfigures the silicon capabilities specifically for raw packet bridging.


 

Feature Parameter

W5500 Official Datasheet Spec

Project Implementation Value

Hardwired TCP/IP Stack

L3/L4 Hardware Engines (TCP, UDP, ICMP, IPv4, ARP, PPPoE)

Bypassed completely (Unused)

Socket Allocation

8 Hardware Sockets supported

1 Socket Used per W5500 (Socket 0 set to MACRAW)

Socket Protocol Mode

Sn_MR = TCP (0x01), UDP (0x02), etc.

Sn_MR_MACRAW (0x04) on Socket 0

SPI Interface Clock

Up to 80 MHz max SPI clock

공개 자료에 없음 (ESP32 SPI default ~20–40 MHz)

Interrupt / Polling

INT Pin Hardware Interrupts supported

Polling driven via main MCU loop

Driver Software Layer

Official WIZnet ioLibrary / BSD Socket API

Direct Register Manipulation via SPI Driver

Target Port / Addressing

Port numbers required for L4 Sockets

Not Applicable (Layer 2 MAC raw streaming)

Developer Reuse Point

W5500 Socket 0 MACRAW Mode Initialization (w5500_macraw.cpp)

Related Existing Contents in Maker Site

To evaluate technical uniqueness, below is a comparison of this project against similar dual-Ethernet or bridge projects on maker.wiznet.io:


 

Comparative Parameter

felomousa/w5500-macraw-bridge

W5500 LoRa Telemetry Bridge

ESP32 Ethernet-WiFi L2 Bridge

Maker Article Link

N/A (External GitHub)

Benjamin's ProjectJoseph's Project

Network Architecture

Dual W5500 (Wired to Wired)

Dual W5500 (Wired via Wireless LoRa)

Single W5500 + ESP32 Wi-Fi

Operating Layer

Layer 2 (Ethernet MACRAW)

Layer 4 / Application (Modbus TCP)

Layer 2 (Ethernet-to-WiFi Bridge)

Hardwired Stack Usage

Bypassed completely

Used (Hardware TCP/IP Sockets)

Hybrid (W5500 Driver + ESP Netif)

Hardware Topology

Inline MITM Hardware Pass-Through

Point-to-Point Wireless Extension

Wired LAN to Wireless AP Bridge

Market & Application Value

Low-Cost Industrial Network TAPs: Hardware network TAPs used for Wireshark monitoring in OT/ICS networks often exceed $200–$500. This setup accomplishes inline packet capture for under $15.
 
Legacy Protocol Bridging: Excellent for industrial systems (e.g., Modbus RTU/TCP, PROFINET, EtherCAT monitoring) where protocol frames must pass without modification or IP address re-assignment.
 
Embedded Hardware Firewalls: Enables developers to build ultra-compact, low-latency bump-in-the-wire security appliances for filtering unauthorized Ethernet packets.
 

WIZnet Strategic Value

Demonstrates MACRAW Versatility: Proves WIZnet controllers excel not only as offloaded TCP/IP acceleration engines, but also as versatile, low-overhead Layer 2 raw packet interfaces.
 
SPI Multi-Device Scalability: Validates ESP32 dual-W5500 SPI bus sharing, proving WIZnet ICs can scale cleanly on resource-constrained microcontrollers.
 
Reference Architecture for Network Tools: Serves as a foundational reference for developers designing diagnostic probes and packet sniffers built around the W5500 family.
 

Validation & Limitations

Validated Features

Successful L2 raw packet reception and transmission using W5500 MACRAW socket mode.
 
Bidirectional frame routing between dual SPI-attached W5500 modules.
 
Zero-configuration transparent operation without requiring assigned IP addresses.
 

Technical Limitations

SPI Bus Bottleneck: Because both W5500 modules share a single SPI bus, maximum throughput is bounded by ESP32 SPI bus speeds and MCU execution times (~10–30 Mbps max pass-through).
 
No Hardware Buffer Overfill Protection: Under heavy 100Mbps line-rate traffic bursts, the limited internal 16KB TX/RX socket buffers on the W5500 will drop overflow packets.
 
Absence of Hardware Timestamping: Lacks IEEE 1588 precise hardware timestamping needed for high-precision time-sensitive networking (TSN).
 

Summary

The felomousa/w5500-macraw-bridge repository demonstrates a compact hardware solution for transparent Layer 2 Ethernet bridging using an ESP32 and two WIZnet W5500 modules. By operating both W5500 modules in MACRAW socket mode, the system bypasses standard TCP/IP network layers to pass raw frames directly across a shared SPI controller. This architecture provides an accessible reference for building low-cost network TAPs, inline protocol analyzers, and embedded security filtering tools using standard WIZnet hardware.


 

FAQ

Q1: Why use MACRAW mode instead of regular W5500 TCP/UDP socket modes?

A: Standard socket modes force the W5500 to handle Layer 3 (IP) and Layer 4 (TCP/UDP) protocol headers internally. MACRAW mode gives the MCU direct access to raw Layer 2 Ethernet frames, allowing non-IP packets, ARP requests, and broadcast frames to pass unaltered between network ports.


 

Q2: Can the bridge be detected by an attacker or network management software?

A: No. Since neither W5500 interface requires an IP or MAC address in MACRAW bridge configuration, the bridge operates passively without emitting ARP or ICMP packets.


 

Q3: Does this setup require two separate SPI buses on the ESP32?

A: No. Both W5500 modules share the exact same SPI clock, MOSI, and MISO lines. They are distinguished and driven independently using two dedicated Chip Select (CS) GPIO pins.

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Overview

본 기술 문서는 ESP32 마이크로컨트롤러와 2개의 WIZnet W5500 SPI 이더넷 컨트롤러를 조합하여 구현한 커스텀 오픈소스 듀얼 이더넷 브리지 프로젝트를 설명합니다. W5500 모듈을 하위 레이어 모드인 MACRAW 모드로 동작시킴으로써, 펌웨어는 패킷 헤더를 전혀 수정하지 않고 물리적으로 격리된 두 이더넷 세그먼트 간에 투명한 Layer 2 프레임 전달을 수행합니다. 이 구현체는 산업 자동화 및 IoT 환경에서 네트워크 트래픽 분석, 패킷 검사, Man-in-the-Middle 모니터링을 위한 저비용 경량 하드웨어 탭(Hardware TAP) 역할을 합니다.

 


 

 

Project at a Glance

Parameter

Specification / Fact

Project Title

w5500-macraw-bridge

Developer / Author

felomousa

Repository URL

github.com/felomousa/w5500-macraw-bridge

Primary MCU

Espressif ESP32 (Dual-Core Tensilica LX6, 240 MHz)

Ethernet Chipset

WIZnet W5500 (MACRAW 모드로 동작하는 2개 모듈)

Host Interface

SPI Bus (SCLK/MOSI/MISO 공유, 독립 듀얼 CS/SCS 사용)

Firmware Framework

ESP-IDF / C++ 네이티브 구현

Software License

Open Source (MIT License)

System Architecture

시스템 아키텍처는 물리적 전원 공급 경로와 고속 Layer 2 패킷 전송 데이터 경로를 명확히 분리합니다. ESP32는 독립된 Chip Select 라인(CS1, CS2)을 사용하여 단일 SPI 버스에 연결된 2개의 W5500 모듈을 개별적으로 제어합니다.


 'ETHERNET PORT A'에서 들어온 'LAYER 2 RAW PACKETS'가 W5500 #1의 MACRAW 모드를 거쳐 ESP32로, 다시 ESP32에서 W5500 #2의 MACRAW 모드를 거쳐 'ETHERNET PORT B'로 이동하는 전체적인 데이터 흐름.

이 구성도를 통해 위즈네트 W5500이 단순한 TCP 연결 칩이 아니라, 사용자 정의 네트워크 브리지나 보안 TAP과 같은 정교한 L2 하드웨어를 구축할 수 있는 강력한 기능(MACRAW)도 가지고 있음.

W5500을 2개 사용하는 'Dual-W5500' 아키텍처는 단순히 연결성을 보장하는 차원을 넘어, "임베디드 네트워크 디바이스의 독립적 제어권과 데이터 경로(Path)의 완전한 분리"를 가능하게 만드는 차원이 다른 네트워크 아키텍처입니다.

Dual-W5500이 하이브리드보다 가지는 결정적 의의와 "W5500을 2개 써서 더 할 수 있는 일"은 다음과 같습니다.

 

① 투명 네트워크 탭 (Hardware Network TAP / Active Monitoring)
어떻게 작동하나?: 스위치나 PC와 장비 사이에 징검다리처럼 2개의 W5500을 직렬로 연결합니다. (A포트 ↔ W5500 #1 ↔ MCU ↔ W5500 #2 ↔ B포트)

무엇을 더 하나?: A와 B 사이를 와이어드 속도로 그대로 통과(Forwarding)시키면서, MCU가 중간에서 지나가는 모든 패킷을 감시(Sniffing), 미러링, 기록할 수 있습니다. 기존 라우팅이나 스위칭을 전혀 방해하지 않는 In-line 네트워크 감시 장비가 됩니다.

② OT / 산업용 엣지 침입 방지 시스템 (In-line Hardware Firewall / IDS)
어떻게 작동하나?: 패킷이 W5500 #1로 들어오면 MCU가 MACRAW 수준에서 패킷 헤더나 데이터 필드를 검사합니다.

무엇을 더 하나?: 인가되지 않은 IP, 변조된 Modbus/TCP 패킷, 악의적인 산업용 명령이 감지되면 W5500 #2로 전달하지 않고 하드웨어 단에서 즉시 드롭(Drop/Block)시킵니다. 바이패스 기능과 차단 기능을 완벽히 겸비한 소형 하드웨어 방화벽 역할을 수행합니다.

③ OT망과 IT망의 물리적/논리적 '망분리 디바이스' (Dual-Homed Gateway / Air-Gap Effect)
어떻게 작동하나?: W5500 #1은 내부 산업용 제어망(OT)에, W5500 #2는 상위 기업망(IT / Cloud)에 각각 연결합니다.

무엇을 더 하나?: 두 네트워크 간에 IP 포워딩(Routing)을 완전히 차단하고, MCU 내부 메모리 버퍼를 통해서만 정의된 데이터(예: 온도, 생산량 등)만 넘겨줍니다. 두 W5500 간에 L2/L3 패킷이 직접 흘러가지 않으므로 스마트 공장 등에서 외부 해킹이 OT 네트워크로 침투하는 것을 하드웨어적으로 원천 봉쇄합니다.

④ 이더넷 프로토콜 변환 및 브리지 (Dual-Protocol Bridge)
어떻게 작동하나?: 한쪽 W5500은 표준 TCP/IP 망에, 다른 쪽 W5500은 특수 프레임이나 가상 LAN(VLAN Tagging), 프로피넷(PROFINET) 등 커스텀 L2 프레임 망에 연결합니다.

무엇을 더 하나?: MCU가 중간에서 포맷 변환, VLAN 태깅/데그 및 패킷 변환을 실시간으로 수행하여 서로 다른 네트워크 환경을 완벽하게 이어줍니다.

⑤ 실시간 하드웨어 이중화 패스 (Zero-Downtime Redundancy - Ring/Daisy-Chain)
어떻게 작동하나?: 2개의 W5500을 이용해 데이지 체인(Daisy-Chain) 형태로 장비들을 링(Ring) 구조로 연결합니다.

무엇을 더 하나?: 한쪽 케이블이 끊어져도 반대쪽 W5500 포트를 통해 즉시 복구되는 Ring Topology(RSTP 등)를 구축하여, 0.001초의 끊김도 허용하지 않는 초고신뢰성 산업용 가동 환경(High Availability)을 만듭니다.

 

 

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|                                 POWER PATH                                        |
|  [ 5V / 3.3V Power Source ] ---> [ ESP32 VCC/GND ]                                |
|                            ---> [ W5500 #1 VCC/GND ]                              |
|                            ---> [ W5500 #2 VCC/GND ]                              |
+-----------------------------------------------------------------------------------+

+-----------------------------------------------------------------------------------+
|                                 DATA PATH (Layer 2)                               |
|                                                                                   |
|  [ Ethernet Segment A ]                                [ Ethernet Segment B ]    |
|           |                                                       |               |
|           v                                                       v               |
|    +--------------+                                        +--------------+       |
|    | W5500 #1     |                                        | W5500 #2     |       |
|    | (MACRAW S0)  |                                        | (MACRAW S0)  |       |
|    +--------------+                                        +--------------+       |
|           |                                                       |               |
|       (SPI CS1)                                               (SPI CS2)           |
|           |      +-----------------------------------------+      |               |
|           +----> | Shared SPI Bus (MOSI, MISO, SCLK)       | <----+               |
|                  | Controlled by ESP32 Core 0/1 DMA        |                        |
|                  +-----------------------------------------+                        |
+-----------------------------------------------------------------------------------+

Features

완전한 Layer 2 투명성: IP 스택의 간섭 없이 순수 이더넷 프레임(송수신 MAC 주소, VLAN 태그, ARP, 사용자 정의 EtherType 포함)을 원본 그대로 중계합니다.
 
듀얼 W5500 MACRAW 동작: 내장된 하드웨어 TCP/IP 스택 엔진을 거치지 않고, MAC 레이어 수준의 순수 패킷 트랜시버로 직접 제어합니다.
 
공유 버스 최적화: ESP32의 단일 SPI 컨트롤러를 사용하여 2개의 W5500 칩을 모두 드라이브하므로 GPIO 핀 소모를 최소화합니다.
 
Zero-IP Footprint (IP 미할당 구조): 브리지 장치는 양쪽 W5500 인터페이스에 IP 주소를 할당받을 필요가 없으므로 네트워크 스캐너에 감지되지 않고 완벽히 신분을 숨길 수 있습니다.
 
고성능 SPI 폴링 방식: 이더넷 포트 간의 패킷 지연 시간을 최소화하기 위해 SPI 버스 전송 효율을 극대화합니다.
 

Role of W5500

Official Specs vs. Actual Implementation Parameters

WIZnet W5500 공식 데이터시트에는 하드웨어 TCP/IP 스택 스펙이 명시되어 있으나, 본 프로젝트는 순수 패킷 브리징을 위해 실리콘 기능을 아래와 같이 다르게 재설정하여 사용합니다.


 

Feature Parameter

W5500 Official Datasheet Spec

Project Implementation Value

Hardwired TCP/IP Stack

L3/L4 하드웨어 엔진 (TCP, UDP, ICMP, IPv4, ARP, PPPoE)

전체 바이패스 (사용 안 함)

Socket Allocation

8개 하드웨어 소켓 지원

W5500당 1개 소켓 사용 (소켓 0을 MACRAW로 설정)

Socket Protocol Mode

Sn_MR = TCP (0x01), UDP (0x02) 등

Sn_MR_MACRAW (0x04) (소켓 0 전용)

SPI Interface Clock

최대 80 MHz SPI 클럭 지원

공개 자료에 없음 (ESP32 SPI 기본값 약 20–40 MHz)

Interrupt / Polling

INT 핀 기반 하드웨어 인터럽트 지원

메인 MCU 루프 기반 폴링(Polling) 방식

Driver Software Layer

공식 WIZnet ioLibrary / BSD Socket API

SPI 드라이버를 통한 직접 레지스터 조작

Target Port / Addressing

L4 소켓별 포트 번호 설정 필수

해당 없음 (Layer 2 MAC 레벨 단순 스트리밍)

Related Existing Contents in Maker Site

본 프로젝트의 기술적 독창성을 평가하기 위해 maker.wiznet.io 메이커 사이트에 게시된 유사한 듀얼 이더넷/브리지 프로젝트들과 비교한 결과입니다.


 

Comparative Parameter

felomousa/w5500-macraw-bridge

W5500 LoRa Telemetry Bridge

ESP32 Ethernet-WiFi L2 Bridge

Maker Article Link

해당 없음 (외부 GitHub)

Benjamin's ProjectJoseph's Project

Network Architecture

Dual W5500 (유선 간 직접 중계)

Dual W5500 (LoRa 무선 구간 경유)

Single W5500 + ESP32 Wi-Fi

Operating Layer

Layer 2 (Ethernet MACRAW)

Layer 4 / Application (Modbus TCP)

Layer 2 (이더넷-Wi-Fi 브리지)

Hardwired Stack Usage

전체 바이패스

사용 (하드웨어 TCP/IP 소켓)

하이브리드 (W5500 드라이버 + ESP Netif)

Hardware Topology

인라인 MITM 하드웨어 패스스루

점대점(P2P) 무선 네트워크 연장

유선 LAN을 무선 AP 브리지로 전환

Market & Application Value

저비용 산업용 네트워크 탭(Network TAP): OT/ICS 네트워크에서 Wireshark 트래픽 모니터링에 쓰이는 상용 하드웨어 탭 장비는 보통 $200~$500를 넘어가지만, 본 구조는 $15 미만의 재료비로 인라인 패킷 캡처 장치를 구축할 수 있게 해줍니다.
 
레거시 프로토콜 브리징: IP 주소를 재할당하거나 설정을 변경하기 어려운 산업용 현장 장비(Modbus RTU/TCP, PROFINET 등) 사이에서 통신 패킷을 무영향으로 감시하는 용도로 매우 유용합니다.
 
임베디드 하드웨어 방화벽: 개발자가 비인가 패킷을 실시간 차단하는 초소형/저지연 인라인 보안 어플라이언스를 직접 제작할 수 있는 기반이 됩니다.
 

WIZnet Strategic Value

MACRAW 모드의 활용성 입증: WIZnet 컨트롤러가 상위 레벨의 TCP/IP 하드웨어 가속 엔진뿐만 아니라, 유연하고 오버헤드가 적은 Layer 2 순수 패킷 인터페이스로도 뛰어나게 작동함을 증명합니다.
 
SPI 다중 장치 확장성 검증: ESP32 단일 SPI 버스 상에서 2개의 W5500을 효율적으로 공유 제어할 수 있음을 보여주어, 리소스가 제한된 MCU에서의 확장의 길을 제시합니다.
 
네트워크 진단 툴의 참조 아키텍처: W5500 칩셋 기반의 초소형 네트워크 진단 도구, 프롭(Probe), 패킷 스니퍼를 개발하고자 하는 개발자들에게 유용한 레퍼런스를 제공합니다.
 

 

 

Validation & Limitations

Validated Features

W5500 MACRAW 소켓 모드를 사용한 성공적인 Layer 2 순수 패킷 송수신 동작.
 
공유 SPI 버스로 연결된 듀얼 W5500 모듈 간의 양방향 실시간 프레임 라우팅.
 
IP 주소 할당 없이 완벽히 투명하게 패킷을 통과시키는 Zero-configuration 동작.
 

Technical Limitations

SPI 버스 대역폭 병목: 2개의 W5500이 단일 SPI 버스를 공유하므로, 최대 처리량은 ESP32의 SPI 버스 속도 및 MCU 연산 성능에 직접적인 제약을 받습니다 (최대 pass-through 약 10–30 Mbps 수준).
 
하드웨어 버퍼 오버플로우 위험: 100Mbps 라인 레이트의 순간적인 대량 폭주 트래픽이 유입될 경우, W5500 내부 소켓 버퍼(16KB) 용량 제한으로 인해 패킷 손실이 발생할 수 있습니다.
 
하드웨어 타임스탬프 미지원: 정밀 정시성 네트워크(TSN)에 필요한 IEEE 1588 규격의 정밀 하드웨어 타임스탬핑 기능은 지원하지 않습니다.
 

Summary

felomousa/w5500-macraw-bridge 저장소는 ESP32와 2개의 WIZnet W5500 모듈을 사용하여 투명한 Layer 2 이더넷 브리지를 구현하는 초소형 하드웨어 솔루션을 보여줍니다. 두 W5500 모듈을 MACRAW 소켓 모드로 구동함으로써, 시스템은 표준 TCP/IP 네트워크 레이어를 우회하여 단일 SPI 컨트롤러를 통해 원본 프레임을 직접 전달합니다. 이 아키텍처는 WIZnet 하드웨어를 활용하여 저비용 네트워크 탭, 인라인 프로토콜 분석기, 임베디드 패킷 필터링 도구를 제작하고자 하는 개발자들에게 매우 실용적인 참조 자료를 제공합니다.

 


 

FAQ

Q1: 일반적인 W5500 TCP/UDP 소켓 모드 대신 MACRAW 모드를 사용하는 이유는 무엇인가요?

A: 일반 소켓 모드는 W5500 내부에서 Layer 3(IP) 및 Layer 4(TCP/UDP) 프로토콜 헤더를 강제로 처리합니다. 반면 MACRAW 모드는 MCU가 Layer 2 이더넷 프레임 원본에 직접 접근할 수 있게 해주므로, non-IP 패킷, ARP 요청, 브로드캐스트 프레임까지 원본 그대로 반대편 포트로 통과시킬 수 있습니다.


 

Q2: 네트워크 관리 소프트웨어나 공격자가 이 브리지 장치의 존재를 감지할 수 있나요?

A: 감지할 수 없습니다. MACRAW 브리지 구성에서는 어느 W5500 인터페이스에도 IP나 MAC 주소가 부여되지 않으므로, 장치가 스스로 ARP나 ICMP 패킷을 전송하지 않아 네트워크상에 수동적(Passive)으로 존재하게 됩니다.


 

Q3: 이 구성을 위해 ESP32에 2개의 독립된 SPI 버스가 반드시 필요한가요?

A: 아닙니다. 2개의 W5500 모듈은 동일한 SPI Clock, MOSI, MISO 라인을 공유합니다. 각 모듈은 전용 Chip Select(CS) GPIO 핀 2개를 통해 독립적으로 구분되어 제어됩니다.
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