Wiznet makers

기본 정보

• 출원인: 上海新日威电子科技 (Shanghai Xin Riwei Electronic Technology), 발명자 潘延庆
• 출원일: 2025년 9월 19일 / 공개일: 2026년 3월 17일
• 상태: Pending (2026년 4월 3일 실질심사 청구 발효)

해결하려는 문제

서보 프레스 제어 시스템의 다섯 가지 병목을 지적합니다: ① PLC 마스터와 서보 컨트롤러가 PROFINET, EtherNet/IP 등 서로 다른 프로토콜을 써서 발생하는 변환 지연(>5ms), ② 기존 TSN 스케줄링이 토폴로지 변화에 적응하지 못해 이중화 링크 전환 지연이 10ms에 달하는 실시간성 부족, ③ 정적 우선순위 스케줄링으로 핵심 명령이 모니터링 데이터에 막히는 문제(실측 패킷 손실 2~5%), ④ 고온·고습(85℃/80%RH 초과) 환경에서의 통신 주기 드리프트(±0.3ms), ⑤ 임계값 알람 오탐율 15%, 장애 복구 1200ms에 달하는 복구 지연.

하드웨어 아키텍처 — W5500의 역할

서보 프레스 컨트롤러 + W5500 이더넷 컨트롤러 + STM32F103CT6 주제어 프로세서 + Anybus B 산업통신 인터페이스 모듈로 구성된 다중 프로토콜 융합 구조입니다(청구항 9에 칩 모델 명시). 데이터 경로는:

서보 프레스 → W5500 (Modbus TCP 클라이언트) → STM32F103 (프로토콜 우선순위 스케줄링·포맷 변환) → Anybus B → PLC 마스터 (PROFINET 등)

즉 W5500이 Modbus TCP 측 통신을 전담하고, Anybus 모듈이 PROFINET 측을 담당하는 프로토콜 게이트웨이 구조입니다. 통신 절차(S11~S20)도 구체적입니다: 2채널 SPI 초기화 → W5500을 Modbus TCP 클라이언트 모드로 초기화, EEPROM에 저장된 서버 IP로 접속 → 1Hz로 슬레이브 수 조회 → 슬레이브당 48바이트씩 Anybus 데이터 영역 할당 → 100ms 간격으로 0x10(쓰기)/0x03(읽기) 명령 교환, 타임아웃 시 재접속.

지능형 동적 스케줄링 (이 특허의 차별점)

통신 우선순위 결정에 ML 스택을 통째로 얹었습니다:

• 토폴로지 인코딩: PROFINET DCP로 기기 연결관계 자동 스캔 + OPC UA로 온도·진동 수집 → GraphSAGE(64차원 이웃 집계) + GATConv(4-헤드 어텐션) 이중 GNN으로 32차원 특징 벡터 생성
• 유사도·예측: XGBoost 가중치 기반 개선 DTW 유사도, 토폴로지 변화율 ρ>10%일 때만 TFT(Temporal Fusion Transformer) 시계열 예측 가동, 이하면 k=3 최근접 보간으로 전환
• 우선순위 최적화: PPO 강화학습이 6차원 상태공간 기반으로 15분마다 우선순위 공식 계수를 갱신
• 신뢰성 보장: TSN 3단계 트래픽 스케줄링(P0 긴급명령 ≤250μs / P1 제어 ≤1ms / P2 모니터링 ≤10ms, 802.1Qbv) + PRP 이중 링크(지연 3주기 초과 시 5μs 내 하드웨어 전환)
• 안전장치: 예측 신뢰도 <60%이면 동적 정렬을 즉시 동결하고 CRITICAL 알람 프레임 발송, 85℃/80%RH 초과 시 통신 주기를 1ms→1.3ms로 연장(칼만 필터 보정), 모든 이상 이벤트는 블록체인 로그(SM4 암호화, PBFT 합의)에 기록
• 검증: WGAN-GP로 희귀 고장 데이터 생성 + Unity 디지털 트윈에 20종 고장 주입

주장 성능

명령 주기 0.92±0.07ms, 긴급 응답 238±15μs, 예측 오류율 6.8%, 패킷 손실 장애 복구 1200ms→85ms.

1) 소개

자동차와 전자 부품 조립 라인의 압입(press-fit) 공정에서 서보 프레스는 μm 단위의 위치와 힘을 제어하는 정밀 장비입니다. 문제는 이 장비가 공장 네트워크와 대화하는 방식입니다. PLC 마스터는 PROFINET이나 EtherNet/IP를 쓰고, 서보 컨트롤러는 각자 다른 프로토콜을 쓰는 경우가 많아, 그 사이를 잇는 프로토콜 변환에서 5ms 이상의 지연이 발생합니다. 1ms급 명령 주기가 필요한 고정밀 모션 제어에서는 치명적인 병목입니다.

2026년 3월 공개된 중국 특허 CN121691475A("필드버스 마스터 스테이션과 서보 프레스 컨트롤러 연결을 위한 통신 변환 방법")는 이 문제에 대한 답으로 하드웨어 게이트웨이 아키텍처를 제시합니다. 그리고 그 게이트웨이의 이더넷 통신 계층에 WIZnet W5500이 청구항에 모델명으로 명시되어 있습니다. 특허 청구항 9의 문구는 명확합니다: "CPU는 STM32F103CT6, 네트워크 칩은 W5500, 통신 모듈은 Anybus B".

2) 특허가 지적하는 다섯 가지 병목

특허의 배경기술 서술은 기존 서보 프레스 제어 시스템의 문제를 다섯 가지로 정리합니다.

• 프로토콜 이종성 — PLC 마스터와 서보 컨트롤러가 서로 다른 프로토콜(PROFINET, EtherNet/IP 등)을 사용해 멀티 마스터 충돌과 5ms 초과 변환 지연 발생
• 실시간성 부족 — 기존 TSN 스케줄링이 토폴로지 변화에 동적으로 적응하지 못하고, 이중화 링크 전환 지연이 10ms에 달해 1ms급 명령 주기 요건을 충족 불가
• 데이터 우선순위 충돌 — 정적 트래픽 스케줄링 탓에 핵심 제어 명령이 모니터링 데이터에 밀리고, 실측 패킷 손실률 2~5%
• 환경 적응성 취약 — 85℃ 초과 고온이나 80%RH 초과 고습에서 통신 주기가 ±0.3ms 드리프트하는데 동적 보상 메커니즘 부재
• 장애 복구 지연 — 임계값 기반 알람의 오탐율 15%, 장애 복구 시간 1200ms

요컨대 "외부 게이트웨이 + 고정 우선순위"라는 기존 접근으로는 프로토콜 자가적응 변환, μs급 이중화 전환, 동적 환경 보상이 불가능하다는 진단입니다.

3) 하드웨어 아키텍처 — W5500이 게이트웨이의 절반을 맡다

특허의 게이트웨이는 다섯 개 모듈로 구성됩니다: 서보 프레스 컨트롤러(모션 제어·공정 데이터 수집), 이더넷 컨트롤러(W5500), 주제어 프로세서(STM32F103CT6), 산업통신 인터페이스 모듈(Anybus B), 그리고 PLC 마스터 스테이션입니다.

데이터 경로를 따라가면 구조가 선명해집니다.

서보 프레스 → W5500 (Modbus TCP) → STM32F103 (우선순위 스케줄링·포맷 변환) → Anybus B (PROFINET) → PLC 마스터

즉 게이트웨이의 양쪽 끝에 서로 다른 프로토콜 세계가 있고, W5500이 Modbus TCP 측을, Anybus B 모듈이 PROFINET 측을 전담합니다. 중간의 STM32F103CT6는 ARM Cortex-M3 기반의 보급형 MCU인데, 이 저사양 프로세서가 1ms급 스케줄링에 전념할 수 있는 이유가 바로 W5500의 하드웨어 TCP/IP 오프로드입니다. TCP 연결 관리, 체크섬, 재전송을 칩이 하드웨어로 처리하므로 MCU에는 소프트웨어 TCP/IP 스택의 부담이 없습니다.

4) 통신 절차 — W5500을 Modbus TCP 클라이언트로 구동하는 S11~S20

이 특허에서 개발자에게 가장 실용적인 부분은 청구항 2의 통신 변환 절차(S11~S20)입니다. W5500 기반 Modbus TCP 클라이언트 구현의 상태 머신을 그대로 보여주기 때문입니다.

• S11–S12: 2채널 SPI 인터페이스 초기화 → W5500(네트워크 칩)을 Modbus TCP 클라이언트 모드로 초기화하고, EEPROM에 저장된 서버 IP로 접속. 실패 시 S11로 복귀
• S13–S14: 접속 성공 후 1Hz 주기로 슬레이브 수 조회 명령 전송, 응답의 마지막 바이트가 슬레이브 수
• S15: 읽어온 슬레이브 수에 따라 Anybus B 모듈 데이터 영역을 동적 할당 (슬레이브당 48바이트: 1대=48B, 2대=96B…)
• S16–S20: 100ms 간격 데이터 교환 루프 — 0x10(다중 레지스터 쓰기)로 Anybus 수신 데이터를 서버에 전송하고, 0x03(레지스터 읽기)으로 서버 데이터를 받아 Anybus 송신 버퍼에 적재. 각 단계에서 타임아웃 시 S12(재접속)로 폴백

슬레이브 수를 런타임에 조회해 데이터 영역을 동적으로 구성하는 설계, 그리고 모든 대기 단계에 타임아웃-재접속 폴백을 심어둔 구조는 W5500으로 산업용 Modbus TCP 클라이언트를 만드는 개발자라면 참고할 만한 견고한 패턴입니다.

5) 지능형 동적 스케줄링 — 통신 우선순위에 ML을 얹다

이 특허의 청구범위 확장부는 통신 태스크 우선순위 결정에 최신 ML 스택을 대거 동원합니다. 특허 서술 기준으로 정리하면:

• 토폴로지 인코딩: PROFINET DCP로 기기 연결관계를 자동 스캔(응답 100ms 이내)하고 OPC UA로 온도(±0.1℃)·진동(10kHz) 데이터를 수집해 14차원 노드 특징의 토폴로지 그래프 구성 → GraphSAGE(64차원 이웃 집계) + GATConv(4-헤드 어텐션) 이중 그래프 신경망으로 32차원 L2 정규화 벡터 생성
• 시간-주파수 특징: 1초 슬라이딩 윈도우의 시간영역 평균/분산 + Hanning 윈도우 STFT로 8~30Hz 대역 에너지 비율 추출, GLU로 융합해 36차원 상태 표현 완성
• 적응형 예측: XGBoost 가중치 기반 개선 DTW 유사도 계산. 10초 윈도우의 토폴로지 변화율 ρ가 10%를 초과할 때만 TFT(Temporal Fusion Transformer) 시계열 예측을 가동하고, 이하에서는 k=3 최근접 가중 보간으로 전환하는 이원화 전략
• 강화학습 최적화: PPO 모델이 토폴로지 변화율, 기기 건강도, 네트워크 부하 등 6차원 상태공간을 기반으로 15분마다 우선순위 공식 계수를 온라인 갱신

연산량이 많은 이 스택이 STM32F103 위에서 도는 것은 물리적으로 불가능하므로, 별도의 상위 시스템(엣지 서버 등)에서 실행되는 구조로 읽는 것이 합리적입니다 — 다만 특허 본문은 실행 위치를 명시하지 않습니다.

6) TSN 3단계 스케줄링과 PRP 이중화

통신 신뢰성 보장 계층은 표준 기술의 조합입니다.

• 802.1Qbv 시간 인지 셰이핑: 트래픽을 P0(긴급 명령, 50% 타임슬롯, 지연 ≤250μs) / P1(제어 데이터, 35%, ≤1ms) / P2(모니터링, 15%, ≤10ms)의 3단계로 분리하고, 게이트 제어 리스트로 등급 간 엄격 격리
• PRP 이중 링크: 주 링크가 3주기 연속 5ms 초과 지연 또는 2% 초과 패킷 손실을 보이면 하드웨어 스위칭 엔진이 5μs 내에 이중화 링크로 전환하고 TSN CBS 파라미터를 동적 조정
• PTPv2 시간 동기화: IEEE 1588 기반으로 주·예비 링크 간 나노초급 동기 유지, 스위칭 칩 TCAM 테이블에서 10초마다 경로 점수(지연 60% + 손실률 30% + 큐 깊이 10%) 갱신

여기에 안전장치가 더해집니다. 예측 신뢰도가 60% 미만이면 동적 정렬을 즉시 동결하고 TSN 802.1Qbu 선점 채널로 CRITICAL 알람 프레임(기기 ID·고장 코드·타임스탬프 포함)을 발송하며, 온도 85℃ 또는 습도 80%RH 초과 시 통신 주기를 1ms에서 1.3ms로 연장하고 칼만 필터로 보상량을 보정합니다. 모든 이상 이벤트는 SM4 암호화와 PBFT 합의를 거쳐 블록체인 로그에 기록됩니다.

7) 특허가 주장하는 성능 (미검증)

특허는 다음 수치를 "생산라인 실측 지표"로 제시합니다. 독립적으로 검증된 수치가 아니라는 점을 전제로 소개합니다.

검증 방법론으로는 90일치 이력 데이터로 TFT + XGBoost-LightGBM 융합 분류기를 학습하고, WGAN-GP로 생성한 10종의 희귀 고장 데이터를 커리큘럼 러닝으로 5주에 걸쳐 점진 주입해 오류율을 9.2%→7.3%로 낮췄으며, Unity 기반 디지털 트윈에 20종 전형 고장을 주입해 스트레스 테스트를 수행했다고 서술합니다.

8) Use Cases & Market Potential

이 특허가 겨냥하는 직접 시장은 자동차 부품(베어링·부싱 압입), 전자 조립, 정밀 기계 가공 라인의 서보 프레스 통합입니다. 압입 공정은 힘-변위 곡선의 실시간 품질 판정이 필수라 통신 지연이 곧 품질 데이터의 손실로 이어지는 영역입니다.

더 넓게 보면 이 특허의 아키텍처는 하나의 범용 패턴입니다: 레거시 장비(Modbus TCP) ↔ 최신 공장 네트워크(PROFINET/TSN)를 잇는 저비용 프로토콜 게이트웨이. Anybus 모듈이 담당하는 상위 프로토콜만 바꾸면 EtherCAT, EtherNet/IP 라인에도 같은 구조가 적용됩니다. 스마트 팩토리 전환 과정에서 기존 장비를 버리지 않고 신규 네트워크에 편입시키는 브라운필드(brownfield) 수요는 꾸준히 성장하는 시장이며, "저가 MCU + 하드웨어 TCP/IP 칩 + 산업 프로토콜 모듈"이라는 이 특허의 BOM 구성은 그 수요에 대한 비용 효율적 답안 중 하나입니다.

CPC 분류가 Y02P90/02(스마트 팩토리·유연 생산 시스템)로 지정된 점도 이 특허의 포지셔닝을 보여줍니다.

9) W5500 기술 개요

W5500은 하드웨어 TCP/IP 스택과 10/100 이더넷 MAC·PHY를 단일 칩에 통합한 이더넷 컨트롤러입니다. TCP, UDP, IPv4, ICMP, ARP, IGMP, PPPoE를 하드웨어로 처리하고, 8개 독립 소켓과 32KB 내부 버퍼를 제공하며, 최대 80MHz SPI로 호스트 MCU와 연결됩니다.

이 특허의 맥락에서 W5500의 역할은 세 가지로 요약됩니다.

• 저사양 MCU의 한계 극복: STM32F103CT6는 72MHz Cortex-M3급 MCU로, 소프트웨어 TCP/IP 스택(lwIP 등)을 올리면 스케줄링에 쓸 자원이 급감합니다. W5500이 프로토콜 처리를 전담함으로써 이 보급형 MCU로도 1ms급 게이트웨이 로직이 가능한 BOM이 성립합니다.
• 결정론적 지연: 하드웨어 상태 머신 기반 TCP 처리는 소프트웨어 스택 특유의 지연 편차(jitter)가 없어, 특허가 목표로 하는 μs 단위 응답 예산 산정에 유리합니다.
• 산업 현장 신뢰성: 스택 오버플로나 메모리 손상 같은 소프트웨어 장애 모드가 원천 배제되어, 24시간 무인 가동 게이트웨이의 요건에 부합합니다.

같은 구조를 확장할 경우, MCU와 이더넷을 단일 패키지로 통합한 W55RP20, 더 높은 처리량의 QSPI를 지원하는 W6300도 검토 대상이 될 수 있습니다.

10) 결론

CN121691475A는 두 개의 층위로 읽을 수 있는 특허입니다. 아래층에는 W5500 + STM32F103 + Anybus B로 구성된 매우 실용적인 프로토콜 게이트웨이가 있습니다. S11~S20의 통신 절차는 BOM 수준까지 구체적이며, 실제 압입 라인에서 굴려본 흔적이 역력한 견고한 상태 머신입니다. 위층에는 GNN, 강화학습, TFT, 블록체인, 디지털 트윈까지 동원된 지능형 스케줄링 계층이 있는데, 이 부분은 청구범위 확장의 성격이 강하고 실행 환경도 특허에 명시되어 있지 않습니다.

maker.wiznet.io 독자에게 이 특허의 실질적 가치는 아래층에 있습니다. 프로토콜이 다른 두 산업 네트워크를 저가 MCU 하나로 잇되, 시간 예산이 빠듯한 쪽 경로에서 TCP/IP를 하드웨어로 오프로드한다 — 이 설계 판단이 청구항에 "W5500"이라는 모델명으로 각인되어 있다는 사실 자체가, 산업 통신 게이트웨이 시장에서 하드웨어 TCP/IP 방식이 차지하는 위치를 보여주는 하나의 지표입니다.

유의사항: 본 특허는 2026년 3월 공개된 심사 중(Pending) 출원으로, 기재된 성능 수치(0.92ms, 238μs 등)는 출원인의 주장이며 독립 검증되지 않았습니다. 출원인 上海新日威电子科技에 대한 공개 기업 정보도 제한적입니다.

Q1. 왜 게이트웨이에 이더넷 인터페이스가 두 개(W5500 + Anybus B) 필요한가요?

A. 양쪽이 서로 다른 프로토콜 세계이기 때문입니다. 서보 프레스 측은 Modbus TCP로 통신하고, 공장 상위 네트워크의 PLC 마스터는 PROFINET을 사용합니다. W5500이 Modbus TCP 클라이언트를, Anybus B 모듈이 PROFINET 디바이스를 각각 전담하고, 중간의 STM32F103이 두 세계 사이의 데이터 포맷 변환과 우선순위 스케줄링을 수행하는 구조입니다.

Q2. STM32F103 같은 보급형 MCU로 1ms급 명령 주기가 정말 가능한가요?

A. 특허의 논리는 "MCU가 프로토콜 처리를 하지 않기 때문에 가능하다"는 것입니다. W5500의 하드웨어 TCP/IP 스택이 연결 관리·체크섬·재전송을 전담하고 MCU는 SPI로 정리된 데이터만 주고받으므로, 72MHz Cortex-M3의 연산 자원 대부분을 스케줄링과 포맷 변환에 배정할 수 있습니다. 다만 0.92ms라는 실측 주장 자체는 독립 검증되지 않았습니다.

Q3. GNN, 강화학습 같은 ML 스케줄링도 STM32F103에서 실행되나요?

A. 물리적으로 불가능합니다. GraphSAGE+GATConv 그래프 신경망, TFT 시계열 모델, PPO 강화학습은 별도의 상위 시스템(엣지 서버 등)에서 실행된다고 보는 것이 합리적이며, 특허 본문도 Kafka+Flink, Neo4j, Unity 디지털 트윈 등 서버급 인프라를 언급합니다. 다만 각 구성요소의 실행 위치는 특허에 명시되어 있지 않아, 게이트웨이 하드웨어(청구항 9)와 ML 계층(청구항 3~8)은 별개 층위로 읽는 것이 정확합니다.

본 글은 Google Patents에 공개된 중국 특허출원 CN121691475A(2026-03-17 공개, 심사 중)를 maker.wiznet.io 독자를 위해 재구성한 소개글입니다. 하드웨어 구성과 통신 절차는 특허 청구항·명세서 기준의 확정 서술이며, 성능 수치는 모두 출원인 주장으로서 독립 검증되지 않았습니다. ML 스케줄링 계층의 실행 환경에 대한 해석은 편집자의 기술적 추론입니다.