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핵심 아이디어 — 제곱근 포락선 기법

수학적으로 우아한 트릭이 논문의 중심입니다. 회전자 바가 부러지면 고정자 전류에 진폭 변조(AM)가 생기는데, 3상 전류를 각각 제곱해서 더하면 삼각함수 항등식에 의해 기본파 성분이 소거되고 DC 성분 + 2sfs + 4sfs 성분만 남습니다(식 4). 여기에 √(2/3 × Σi²)를 취하면 3상 전류의 포락선 A(t)가 바로 나옵니다(식 5).

결과적으로 고장 지표가 50Hz 근처의 측대파가 아니라 저주파 대역(예시 조건에서 2sfs = 5Hz)의 단일 피크로 이동합니다. 거대한 기본파 옆에서 작은 측대파를 찾는 대신, 깨끗한 저주파 스펙트럼에서 피크 하나의 진폭만 감시하면 되니 판정이 단순해지고, FFT·제곱·제곱근만으로 계산되므로 Park 변환이나 PCA 대비 연산량이 압도적으로 가볍습니다. "실시간"이 가능한 이유입니다.

원저자: Salim Hamouda, Hamid Khelfi, Samir Hamdani (University of Science and Technology Houari Boumediene, USTHB, 알제리)

요약(Description): 3상 고정자 전류의 "제곱합의 제곱근"이라는 간단한 수학 트릭으로 회전자 바 파손 신호를 저주파 단일 피크로 변환하고, FPGA가 수집한 전류 데이터를 W5500이 UDP로 PC에 스트리밍해 C# GUI로 실시간 진단하는 시스템입니다. ML 없이 물리 기반 신호처리만으로 판정 지표를 만든 정공법 접근이 특징입니다.

1) 소개

유도전동기는 단순하고 저렴하며 튼튼해서 산업 현장의 표준 구동원으로 쓰입니다. 하지만 열·환경·기계·전기적 스트레스가 누적되면 고장이 발생하는데, 그중 **회전자 바 파손(Broken Rotor Bar, BRB)**은 진단이 특히 까다로운 고장입니다. 초기 단계의 신호가 미약해 노이즈와 고조파에 묻히기 쉽고, 방치하면 효율 저하, 예기치 못한 가동 중단, 유지보수 비용과 생산 손실로 이어집니다.

2025년 4월 Research Square에 게시된 이 프리프린트는 알제리 USTHB 연구진이 제안하는 실시간 BRB 진단 시스템을 다룹니다. 핵심은 두 가지입니다. 첫째, 3상 전류의 **제곱근 포락선(Square Root Envelope)**이라는 계산 효율적인 신호처리로 고장 신호를 찾기 쉬운 저주파 대역으로 옮기고, 둘째, FPGA가 수집한 데이터를 W5500 이더넷 모듈이 UDP로 PC에 스트리밍해 실시간 모니터링 루프를 완성합니다. 딥러닝도, 무거운 변환도 없이 제곱·덧셈·제곱근·FFT만으로 돌아가는 시스템입니다.

한 가지 먼저 밝혀둘 점: 이 문서는 동료심사(peer review)를 거치지 않은 프리프린트입니다. 본 글에서도 이 지위를 전제로 소개합니다.

2) 왜 기존 방법(MCSA)으로는 부족한가

전동기 전류 시그니처 분석(MCSA)은 유도전동기 진단의 고전적 표준입니다. 회전자 바가 부러지면 고정자 전류에 진폭 변조가 생기고, 스펙트럼에는 전원 주파수 fs 양옆에 (1±2s)fs 측대파가 나타납니다(s는 슬립). MCSA는 이 측대파의 유무와 진폭으로 고장을 판정합니다.

문제는 이 측대파가 거대한 기본파 바로 옆에 붙어 있는 작은 피크라는 점입니다. 저부하 조건에서는 슬립 s가 작아져 측대파가 기본파에 더 가까이 붙고, 고장 심도가 낮으면 진폭 자체가 작아 노이즈에 묻힙니다. 전원 주파수가 변하는 인버터 구동 환경에서는 더 어렵습니다. Park 변환, 공간 벡터 분석, Concordia 변환 같은 3상 기법이 더 풍부한 정보를 주지만, 전원 불평형에 민감하거나(Concordia) 공분산 행렬 최적화가 필요해(PCA) 실시간 응용에는 연산 부담이 큽니다.

3) 핵심 아이디어 — 제곱합의 제곱근이 만드는 마법

이 논문의 수학적 트릭은 간결합니다. 고장 모터의 3상 전류(각 상은 기본파 + 상·하측대파의 합)를 각각 제곱해서 더하면, 삼각함수 항등식에 의해 기본파 성분이 소거되고 다음만 남습니다(논문 식 4).

DC 성분 + 2sfs 성분 + 4sfs 성분

여기에 √(2/3 × (i₁² + i₂² + i₃²))를 취하면 3상 전류의 포락선 A(t)가 바로 얻어집니다(식 5). 이 포락선의 스펙트럼에서 고장 지표는 2sfs 위치의 단일 피크로 나타납니다. 논문의 시뮬레이션 조건(fs=50Hz, s=0.05)에서는 5Hz입니다.

이 변환이 판정 문제의 성격을 바꿉니다. "50Hz 거인 옆의 작은 측대파 찾기"가 "깨끗한 저주파 대역의 피크 하나 감시하기"로 바뀌는 것입니다. 피크 진폭을 정상 모터의 기준값과 비교하기만 하면 되니 판정 로직이 단순해지고, 필요한 연산은 제곱, 덧셈, 제곱근, FFT뿐이라 저사양 플랫폼에서도 실시간 처리가 가능합니다.

4) 하드웨어 구성 — 테스트벤치와 데이터 경로

실험 장비는 대학 실험실의 전형적인 모터 진단 벤치입니다.

• 2.2kW 3상 유도전동기 — 진단 대상. 오토트랜스포머로 전원 공급
• 1.1kW DC 발전기 — 유도전동기와 축 결합되어 부하 역할. 가변 저항 뱅크로 부하 조절
• LEM LA 55-P 전류 센서 — 고정자 전류를 전압 신호로 변환
• FPGA 보드 — 내장 XADC로 센서 신호를 10kHz로 샘플링
• W5500 이더넷 모듈 — FPGA의 SPI 제어로 UDP 전송
• PC (C# GUI) — 수신·연산·시각화

데이터 경로를 한 줄로 정리하면:

전류 센서 → FPGA XADC (10kHz) → FIFO → SPI → W5500 (UDP) → PC C# GUI (제곱근 포락선 + FFT + 시각화)

역할 분담이 명확합니다. FPGA는 정밀한 타이밍이 필요한 고속 수집과 버퍼링을, W5500은 네트워크 전송을, PC는 연산과 표시를 맡습니다.

5) FPGA-W5500 전송 아키텍처

논문 Fig.5가 보여주는 FPGA 내부 구조는 세 블록입니다: XADC → FIFO → Ethernet SPI. XADC가 10kHz로 읽은 전압 데이터가 FIFO에 쌓이고, FPGA의 SPI 신호(spi_mosi, spi_cs, spi_clk)가 W5500을 제어해 UDP 패킷으로 내보냅니다.

이더넷 블록은 두 부분으로 구성됩니다. 하나는 W5500 레지스터 설정값을 담은 룩업 테이블(IP 주소, 포트, 소켓 모드 등 초기화 시퀀스), 다른 하나는 룩업 테이블과 FIFO의 데이터를 SPI 신호로 변환하는 로직입니다. 운영체제도 소프트웨어 스택도 없는 순수 하드웨어 로직만으로 이더넷 전송이 성립하는 이유는, TCP/IP(이 경우 UDP/IP) 처리가 전부 W5500 내부의 하드웨어 스택에서 일어나기 때문입니다. FPGA 입장에서 네트워킹은 "레지스터에 쓰고 버퍼를 채우는 일"로 축소됩니다.

UDP 선택도 눈여겨볼 지점입니다. 연속 계측 스트리밍에서는 패킷 하나의 유실보다 재전송으로 인한 지연과 흐름 정체가 더 해롭습니다. 최신 데이터가 계속 흐르는 것이 중요한 실시간 모니터링의 특성에 UDP가 부합하고, W5500은 UDP 역시 하드웨어 소켓으로 처리하므로 FPGA 측 로직이 최소화됩니다.

6) PC 측 실시간 진단 루프 — C# GUI

수신 측은 Visual Studio의 Windows Forms(C#)로 개발되었습니다. System.Net 네임스페이스로 UDP 포트를 열고, 다음 루프를 돕니다(논문 Fig.6).

• 패킷 수신 대기 — 패킷당 73개 데이터 포인트, 898회 반복 수신
• 누적 65,554포인트 확보 — 65,536(2¹⁶)포인트 풀 FFT에 필요한 양을 넘김
• 데이터를 3상 스트림으로 분리·정리
• 제곱근 포락선 A(t) 계산
• 포락선 FFT 수행, 라인 차트에 표시
• 결과 확인을 위한 일시 정지 후 루프 재시작

GUI는 상단에 3상 전류 파형, 하단에 0~20Hz 저주파 스펙트럼을 표시하고, 축 범위 설정과 dB 변환, 실시간 시작/정지 버튼을 제공합니다. FFT 포인트 수를 2의 거듭제곱에 맞추기 위해 패킷 수를 898회로 잡은 디테일에서, 실제로 돌려보며 만든 시스템임이 드러납니다.

7) 실험 결과 — 부하가 커질수록 선명해지는 고장 신호

검증은 세 가지 조건의 비교로 구성됩니다.

• 정상 모터, 저부하(정격 전류의 30%): 파형과 FFT가 기준선(baseline) 제공. 저주파 스펙트럼에 뚜렷한 고장 피크 없음
• 회전자 바 1개 파손(1BRB), 저부하: 고장 특성 주파수 성분이 스펙트럼에 출현
• 1BRB, 반부하(50%): 2Hz 성분이 뚜렷하게 성장 — 부하 증가에 따라 슬립이 커지면서 2sfs 지표가 선명해지는 이론 예측과 부합

고장 관련 주파수 성분의 진폭이 결함 심도와 일관되게 함께 증가하는 것이 확인되었고, 연구진은 이를 실시간 BRB 진단법의 강건성 근거로 제시합니다.

다만 냉정하게 짚어둘 부분이 있습니다. 검증이 스펙트럼 그림 3장의 정성적 비교로 이뤄져 있고, 검출 정확도(%), 진단 지연 시간, 최소 검출 가능 고장 심도, 고전 MCSA 대비 정량 비교 같은 수치 지표는 제시되지 않았습니다. 프리프린트라는 지위와 함께 감안해야 할 대목입니다.

8) Use Cases & Market Potential

유도전동기는 펌프, 팬, 컨베이어, 압축기 등 산업 부하의 대부분을 구동하며, 예지보전(Predictive Maintenance) 시장의 핵심 대상입니다. 이 논문의 아키텍처가 흥미로운 이유는 "센서 + FPGA/MCU + 하드웨어 이더넷 + PC 소프트웨어"라는 저비용 스택으로 상용 진단 장비의 영역에 접근하기 때문입니다.

특히 제곱근 포락선 기법은 연산이 가벼워 FPGA뿐 아니라 범용 MCU에도 이식 가능한 수준입니다. 같은 문제를 다루는 최근 흐름이 TinyML(신경망 기반 이상 감지)이라면, 이 논문은 물리 모델 기반 신호처리라는 정공법 쪽입니다. 두 접근 모두 "모터 옆의 저비용 노드가 데이터를 수집해 유선 이더넷으로 내보낸다"는 동일한 인프라 위에 성립하며, 그 자리가 바로 W5500 계열이 서 있는 곳입니다. 향후 연구로 저자들은 ML 알고리즘 통합을 통한 진단 정밀도 향상과 예지보전 확장을 언급하고 있어, 두 흐름의 결합 가능성도 열려 있습니다.

9) W5500 기술 개요

W5500은 하드웨어 TCP/IP 스택과 10/100 이더넷 MAC·PHY를 단일 칩에 통합한 이더넷 컨트롤러입니다. TCP, UDP, IPv4, ICMP, ARP, IGMP, PPPoE를 하드웨어로 처리하고, 8개 독립 소켓과 32KB 내부 버퍼를 제공하며, 최대 80MHz SPI로 호스트와 연결됩니다.

이 논문의 맥락에서 W5500의 가치는 "FPGA에 네트워킹을 더하는 가장 짧은 경로"라는 데 있습니다.

• 소프트 프로세서 불필요: FPGA에서 소프트웨어 UDP/IP 스택을 쓰려면 MicroBlaze/Nios 같은 소프트코어와 lwIP 이식이 필요해 로직 자원과 개발 공수가 급증합니다. W5500 방식은 레지스터 룩업 테이블과 SPI 변환 로직만으로 충분합니다 — 이 논문의 구현이 그 증명입니다.
• 결정론적 전송: 하드웨어 상태 머신 기반 처리라 소프트웨어 스택 특유의 지연 편차가 없어, 10kHz 연속 샘플링 스트림의 흐름을 안정적으로 유지합니다.
• 프로토콜 유연성: 같은 칩으로 UDP 스트리밍(이 논문)과 TCP 기반 Modbus(산업 게이트웨이)를 모두 커버합니다. 하드웨어 소켓 8개로 데이터 스트림과 제어 채널의 분리 운영도 가능합니다.

FPGA 없이 같은 구조를 원한다면 RP2040과 W5500을 단일 패키지로 통합한 W55RP20으로 노드를 더 단순화할 수 있고, 더 높은 샘플링 처리량이 필요하면 QSPI 지원 W6300이 대안이 됩니다.

10) 결론

이 연구는 화려한 기법 없이 문제의 물리를 정확히 겨냥한 사례입니다. 3상 전류의 제곱합에서 기본파가 소거된다는 삼각함수 항등식 하나로 고장 지표를 저주파 단일 피크로 옮겼고, 그 결과 시스템 전체가 "FPGA 수집 + W5500 UDP 스트리밍 + PC FFT"라는 재현 가능한 저비용 스택으로 수렴했습니다. maker.wiznet.io 독자에게는 특히 5장의 FPGA-W5500 인터페이스(레지스터 룩업 테이블 + FIFO-SPI 변환)가 실용적인 참고 자료가 될 것입니다 — 운영체제 없는 순수 로직에서 이더넷 전송을 성립시키는 최소 구성이기 때문입니다.

유의사항: 본 문서는 Research Square에 게시된 동료심사 전 프리프린트(2025-04-02, v1)이며, 정량적 성능 지표(정확도, 지연, 최소 검출 심도) 없이 정성적 스펙트럼 비교로 검증이 이뤄졌습니다. 인용·활용 시 이 지위를 감안해야 합니다.

Q1. 왜 TCP가 아니라 UDP로 전송하나요?

A. 연속 계측 스트리밍에서는 패킷 하나의 유실보다 재전송으로 인한 지연이 더 해롭기 때문입니다. 진단 루프는 최신 데이터가 끊김 없이 흐르는 것이 중요하고, 일부 포인트가 빠져도 65,536포인트 FFT 결과에 미치는 영향은 미미합니다. W5500은 UDP도 하드웨어 소켓으로 처리하므로 FPGA 측 제어 로직이 TCP보다 한층 단순해지는 실익도 있습니다.

Q2. 제곱근 포락선 기법이 기존 MCSA보다 나은 점은 무엇인가요?

A. MCSA는 50Hz 기본파 바로 옆의 작은 측대파 (1±2s)fs를 찾아야 해서 저부하·저심도 조건에서 판별이 어렵습니다. 제곱근 포락선은 3상 전류의 제곱합으로 기본파를 수학적으로 소거해, 고장 지표를 깨끗한 저주파 대역의 단일 피크(2sfs)로 변환합니다. 판정이 "피크 하나의 진폭 감시"로 단순해지고, 연산도 제곱·덧셈·제곱근·FFT뿐이라 실시간 처리에 유리합니다.

Q3. FPGA에 소프트 프로세서 없이 어떻게 이더넷 통신이 가능한가요?

A. UDP/IP 프로토콜 처리 전체가 W5500 내부의 하드웨어 스택에서 일어나기 때문입니다. FPGA가 할 일은 초기화 레지스터 값을 담은 룩업 테이블을 SPI로 써 넣고, FIFO에 쌓인 샘플 데이터를 SPI로 전달하는 것뿐입니다. MicroBlaze 같은 소프트코어나 lwIP 스택 이식이 전혀 필요 없어, 로직 자원과 개발 공수가 크게 절약됩니다.

본 글은 Research Square에 게시된 프리프린트(DOI: 10.21203/rs.3.rs-6271480/v1, CC BY 4.0)를 maker.wiznet.io 독자를 위해 재구성한 소개글입니다. 하드웨어 구성과 신호처리 기법은 원문 기준의 확정 서술이며, 산업 확장 가능성과 W55RP20 등 대안 구성에 대한 서술은 편집자의 해석입니다. 원문은 동료심사를 거치지 않은 예비 보고서임을 다시 한번 밝힙니다.